chiplet互聯標準將逐漸統一
chiplet是硅片級別的“結構-重構-復用”，它把傳統的soc分解為多個芯粒模塊，將這些芯粒分開制備后再通過互聯封裝形成一個完整芯片。芯粒可以采用不同工藝進行分離制造，可以顯著降低成本，并實現一種新形式的ip復用。隨著摩爾定律的放緩，chiplet成本持續提高soc集成度和算力的重要途徑，特別是隨著2022年3月份ucle聯盟的成立，chiplet互聯標準將逐漸統一，產業化進程將進一步加速。基于先進封裝技術的chiplet可能將重構芯片研發流程，從制造到封測，從eda到設計，全方位影響芯片的區域與產業格局。
自1965自摩爾定律首次被提出以來，集成電路產業一直遵循著摩爾定律向前發展。直到近幾年，隨著晶體管尺寸逼近材料的物理極限，工藝節點進步的花費已難以承受，芯片性能的提升也不再顯著，摩爾定律接近極致。在此背景下，chiplet（芯粒）技術逐漸嶄露頭角，
有望成為產業界解決高性能、低成本芯片需求的重要技術路線。chiplet創新了芯片封裝理念。它把原本一體的soc（systeonchip，系統級芯片）分解為多個芯粒，分開制備出這些芯粒后，再將它們互聯封裝在一起，形成完整的復雜功能芯片。這其中，芯粒可以采用不同的工藝進行分離制造，例如對于cpu、gpu等工藝提升敏感的模塊，采用昂貴的先進制程生產；而對于工藝提升不敏感的模塊，采用成熟制程制造。同時，芯粒相比于soc面積更小，可以大幅提高芯片的良率、提升晶圓面積利用率，進一步降低制造成本。此外，模塊化的芯粒可以減少重復設計和驗證環節，降低芯片的設計復雜度和研發成本，加快產品的
迭代速度。chiplet被驗證可以有效降低制造成本，已成為頭部廠商和投資界關注的熱點。
chiplet的技術核心在于實現芯粒間的高速互聯。soc分解為芯粒使得封裝難度陡增，如何保障互聯封裝時芯粒連接工藝的可靠性、普適性，實現芯粒間數據傳輸的大帶寬、低延遲，是chiplet技術研發的關鍵。此外，芯粒之間的互聯特別是2.5d、3d先進封裝會帶來電磁干擾、信號干擾、散熱、應力等諸多復雜物理問題，這需要在芯片設計時就將其納入考慮，并對eda工具提出全新的要求。
近年來，先進封裝技術發展迅速。作為2.5d、3d封裝關鍵技術的tsv（throughsilinvia，硅通孔）已可以實現一平方毫米100萬個tsv。封裝技術的進步，推動chiplet應用于cpu、gpu等大型芯片。2022年3月，多家半導體領軍企業聯合成立了ucie（universalchipletinterexpress，通用chiplet高速互聯聯盟）。chiplet互聯標準有望逐漸實現統一，并形成一個開放性生態體系。面向后摩爾時代，chiplet可能將是
突破現有困境最現實的技術路徑。chiplet可以降低對先進工藝制程的依賴，實現與先進工藝相接近的性能，成為半導體產業發展重點。從成本、良率平衡的角度出發，
2d、2.5d和3d封裝會長期并存；同構和異構的多芯粒封裝會長期并存；不同的先進封裝和工藝會被混合使用。chiplet有望重構芯片研發流程，從制造到封測，從eda到設計，全方位影響芯片產業格局。
chiplet技術是提高芯片集成度、節約芯片成本、實現晶粒（die）級可重用的最重要的方法。未來，chiplet技術將在高性能計算、高密度計算等領域發揮著重要作用。先進的chiplet技術將繼續由代工廠主導，混合使用2d、2.5d、3d等先進封裝技術將進一步提高產品性價比與競爭力。
注:（免責申明）本文僅為個人筆記，內含個股僅僅是作為分析參考，不能作為投資決策的依據，不構成任何建議，據此入市風險自擔。股市有風險，投資需謹慎！
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